chiplab里的取指相关的信号

Chiplab ifu

chiplab里cpu取值令有一组信号给外层，外层负责实现cache和DRAM axi的通信。

ifu里 5 // group inst
6 output wire [31 :0] inst_addr ,
7 input wire inst_addr_ok ,
8 output wire inst_cancel ,
9 input wire [1 :0] inst_count ,
10 input wire inst_ex ,
11 input wire [5 :0] inst_exccode ,
12 input wire [127:0] inst_rdata ,
13 output wire inst_req ,
14 input wire inst_uncache ,
15 input wire inst_valid ,

其中，inst_addr是取指的地址，inst_req是发出取值请求。 比如pcbf的值assign给inst_addr，然后设置inst_req为1。等到指令成功取到以后，inst_valid输入为1。 像现在chiplab没有cache的情况下，inst_addr_ok和inst_valid会同时返回1。因为没cache，所以inst_uncache也同时返回1。数据则是由inst_rdata带回，可以看到最多带128bit，也就是16个字节，但现在每次都只带回4字节，高位为空。还不知道哪个信号可以控制这个。

inst_ex，inst_excode还没有看有啥用。

inst_cancel有意思，设为1后，当前的取值并不会停，inst_rdata和inst_addr_ok都还会正常来，但inst_valid不会来1了。要是在inst_cancel后重新给inst_addr并且inst_req，等inst_valid再来就是取回新的指令了。

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我现在用inst_valid和其它信号来控制pc_bf到pc_f的过程。 如果遇到branch指令，在不用delay slot的时候，是需要刷流水线寄存器的。br_cancel是由ex2里brucancel_ex2过来。其实这已经在很深的流水线里了，经过了de is ex1。如果ipc是1的话，if段已经过了3条指令了，这时候要刷de is ex1。但由于现在的chiplab没有cache，而是直接通过axi来取值，所以需要6个cycle才能取指。

 

从inst_valid开始，de_port0_valid, de_port0_pc, de_port0_inst才有效并准备进入de的pipeline register。下一个clock，进入de pipeline并decode, 然后is_port0_valid, is_port0_pc，is_port0_inst, is_port0_op才有效。 这里pc_bf和pc_f由于刚才的inst_valid，各自+4了。再下一个clock，br_cancel来了（现在还比较奇怪为什么br_cancel好像来的有点早，不应该刚到ex1吗）。这时，pcbf是加过4的，所以在取值下一条指令。但这时候因为brcancel的反馈，所以pcbf马上要转到br_target。这就导致下一个inst_valid到的时候，pc_f和inst的不一致。